Lacaena-6 FPGA ad XC6SLX25T-N3CSG324 habet usque ad sex CMTs, quodlibet ex duobus DCMs et unum PLL consistens, et solus vel in cascade adhiberi potest. Lacaena-6 FPGA extendit densitatem logicae 3840 ad 147443 unitates, cum dimidia potentia consumptio prioris seriei Spartanae, et connectivity citius et plus habet. Lacedaemoniorum-6 series maturam 45 nanometrium low-potentiam technologiam aeneam obtinet, assequendum optimam libram sumptus, potentiam consummationem et effectus, novas et efficaciores tabulas duplices 6-input aspectum tabulae logicae et divitis in plano systematis aedificando praestant. cuneos.
Lacaena-6 FPGA ad XC6SLX25T-N3CSG324I habet usque ad sex CMTs, quodlibet ex duobus DCMs et unum PLL, et adhiberi potest solus vel in cascade. Lacaena-6 FPGA extendit densitatem logicae 3840 ad 147443 unitates, cum dimidia potentia consumptio prioris seriei Spartanae, et connectivity citius et plus habet. Lacedaemoniorum-6 series maturam 45 nanometrium low-potentiam technologiam aeneam obtinet, assequendum optimam libram sumptus, potentiam consummationem et effectus, novas et efficaciores tabulas duplices 6-input aspectum tabulae logicae et divitis in plano systematis aedificando praestant. cuneos.
proprium
Multiplex efficiens cuneos integrated
Optimized I / O vexillum lectio
Moverentur solidarii pads
Magnum pondus plastic filum key packaging
45 nanometer optimized processus potentiae sumptus et humilis consummatio
Somnus potentiae off modus, nulla potentia consummatio
Singulae differentiales I/O notitia translationis rate of usque ad 1080 Mb/s . habet
Libitum output coegi, usque ad 24 mA per pin
3.3V ad 1.2V I/O signa et protocols
Low cost HSTL et SSTL memoria interfaces
Obsequium calidis swappable signis
Product I/O conversionem rate ad meliorem signum integritatis
Integrated endpoint moduli ad PCI
Princeps processus faciendi arithmeticam et insignem
Fast 18 x 18 multiplicator et 48 frenum accumulator
Pipeline et lapsus munera
Pre encoder ad applicationes filter auxiliares
